基于FPGA的锁相环位同步提取电路设计

发布时间：2020-06-30 18:18:33 阅读：次来源：平开门厂家

摘要：本文介绍了一种锁相环位同步提取电路的组成和工作原理，并用FPGA实现了该电路，给出了实测的波形。

关键词：位同步；数字锁相环；FPGA

概述

同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。

一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成，具有功耗大，可靠性低的缺点。用FPGA设计电路具有很高的灵活性和可靠性，可以提高集成度和设计速度，增强系统的整体性能。本文给出了一种基于FPGA的数字锁相环位同步提取电路。

图1数字锁相环位同步提取电路框图

图2基于FPGA的锁相环位同步提取电路

数字锁相环位同步

提取电路的原理

数字锁相环位同步提取电路框图如图1所示。

本地时钟产生两路相位相差p的脉冲，其频率为fo=mRb，Rb为输入单极性不归零码的速率。输入信码的正、负跳变经过过零检测电路后变成了窄脉冲序列，它含有信码中的位同步信息，该位同步窄脉冲序列与分频器输出脉冲进行鉴相，分频比为m。若分频后的脉冲相位超前于窄脉冲序列，则在“1”端有输出，并通过控制器将加到分频器的脉冲序列扣除一个脉冲，使分频后的脉冲相位退后；若分频后的脉冲相位滞后窄脉冲序列，则在“2”端有输出，并通过控制器将加到分频器的脉冲序列附加一个脉冲，使分频后的脉冲相位提前。直到鉴相器的“1”、“2”端无输出，环路锁定。

基于FPGA的锁相环

位同步提取电路该电路如图2所示，它由双相高频时钟源、过零检测电路、鉴相器、控制器和分频器组成。

双相高频时钟源

该电路由D触发器组成的二分频器和两个与门组成，它将FPGA的高频时钟信号clk_xm变换成两路相位相反的时钟信号，由e、f输出，然后送给控制电路的常开门G3和常闭门G4。其中f路信号还作为控制器中的D1和D2触发器的时钟信号。实际系统中，FPGA的高频时钟频率为32.768MHz，e、f两路信号频率为32.768/2=16.384MHz。

过零检测电路

该电路见图2中gljc部分，它由D触发器和异或门组成。过零检测的输出脉冲codeout的宽度应略大于f路信号一个周期，但为了减少锁相环的稳态误差，该输出脉冲不宜过宽。实际系统中，过零检测电路的时钟信号clkin由FPGA的高频时钟四分频得来，这样输出的脉冲宽度约是f路信号的两个周期。

鉴相器

该电路由两个与门组成，分别是超前门G1和滞后门G2。过零检测电路的输出信号b与位定时信号clkout一起进入鉴相器，若clkout超前b，则滞后门G2被封锁，输出为0，超前门G1的输出端有窄脉冲输出；若clkout滞后b，则超前门G1被封锁，输出为0，滞后门G2的输出端有窄脉冲输出。

分频器

该电路对应于图2中div64部分。输入的信号频率是256KHz，e、f两路信号的频率均为16.384MHz，故该电路完成16384/256=64的分频功能。当控制电路无超前或滞后控制脉冲输出时，D1的Q端为0，D2的Q端也为0，常开门G3处于打开状态，常闭门G4处于关闭状态，e路信号通过常开门G3、异或门G5到达64分频器的输入端，经分频后产生稳定的位定时信号。

控制器

分频器输出的位定时信号clkout与过零检测脉冲b进行相位比较。当位定时信号clkout超前于b时，超前门G1有正脉冲输出。在触发脉冲f的上升沿，D1触发器的Q端由低变高，经过非门后，使常开门G3关闭一个时钟周期，将e路脉冲扣除一个，使clkout相位向滞后方向变化一个时钟周期。当位定时信号clkout滞后于b时，滞后门G2有正脉冲输出。在触发脉冲f的上升沿，D2触发器的Q端由低变高，使常闭门G4打开一个时钟周期，在分频器输入端添加一个脉冲。

图3 输入的信码与提取的位同步信号

实际结果

以上是全数字锁相环的电路工作原理，全部电路在Altera的EP1K30TC144-1芯片上实现。该芯片的工作频率选为32.768MHz，也作为位同步提取电路的本地高频时钟，另外，该时钟信号四分频后还作为过零检测电路的时钟。输入的单极性不归零码的码元速率为256kb/s。从输入信码中提取的位同步信号如图3所示，从波形上看，该全数字锁相环位同步提取电路能很好地从输入的信码中提取位同步信号。■

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